電子巨頭低調發力，3D DRAM或在未來3年成為主要方向
三星電子半導體研究所副社長兼工藝開發室負責人Lee Jong-myung于3月10日在韓國首爾江南區三成洞韓國貿易中心舉行的“IEEE EDTM 2023”上表示，3D DRAM被認為是半導體產業的未來增長動力。
考慮到目前DRAM線寬微縮至1nm將面臨的情況，業界認為3~4年后新型DRAM商品化將成為一種必然，而不是一種方向。
與現有的DRAM市場不同，3D DRAM市場上目前還沒有絕對的領導者，因此快速量產才是至關重要的。隨著ChatGPT等人工智能（AI）應用產品的活躍，市場對高性能、大容量存儲半導體的需求將會增加。
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為什么是3D DRAM？
所謂3D DRAM，是一種打破了當前陳舊的范式的，具有新結構的存儲芯片。
如下圖所示，傳統的DRAM 被組織為一組存儲體，其中包括排列成行和列陣列的存儲元件。存儲器陣列以存儲器子陣列的分層結構分組，以實現高效布線和降低功耗。每個存儲單元都被建模為晶體管電容器對，數據作為電荷存儲在電容器中。每個子陣列中的各個單元也被連接到本地字線和本地位線。這個微型一電容一晶體管設計使其非常適合將大量存儲單元封裝到小面積中以實現高密度和高存儲容量。而事實上，也有數十億個 DRAM 單元可以被壓縮到一個內存芯片上。
然而，在傳統的DRAM制造中，產業幾乎都是采用電路和存儲器堆疊在同一平面的方法來生產DRAM，芯片制造商通過減小單元尺寸或間距來提高 DRAM 的性能。然而，他們達到了在有限空間內增加cell數量的物理極限。另一個問題是，如果電容器變得越來越薄，它們可能會崩潰。
所以，和3D NAND Flash一樣往高空發展的3D DRAM成為了目標。
按照semiengineering在一篇報道中所說，通往 3D 的DRAM有兩條道路，其中最直接的方法是保留當前的DRAM 技術并將多個芯片堆疊在彼此之上。這是用于高帶寬存儲器(HBM)的高級封裝方法。常見的 HBM 芯片為 4 和 8 高，預計很快會達到 16 高。與基本 DRAM 相比，這是一種更昂貴的方法，因為在封裝中堆疊die需要付出努力，但對于需要大量附近內存的應用程序（如人工智能），這是值得的。
除了這種方法外，單片堆疊的DRAM則是大家的另一個選擇，相信這也是所有廠商追逐的最終目標。作為一種自然延伸，單片堆疊芯片只需少量額外步驟，但是這少量的額外步驟會導致很多困難。而為了實現這個目標，有分析人士認為3D DRAM 可以效仿3D NAND Flash，將cell翻轉。因為DRAM 單元具有較小的 2D 區域，但具有較大的垂直方向電容器，使其很高且難以分層堆疊。而且，隨著 2D 尺寸越來越小，電容器越來越薄，它必須加長以保持足夠的電荷。
但是，如果將其翻轉到一邊并旋轉 90 度，則可以使用每層位線的階梯設計對單元進行分層。這樣，在 DRAM 制造過程中用于制作層的光刻圖案化工藝可用于所有層——所謂的共享圖案化——進而簡化了制造工藝。
同時，研究者們也開始探索無電容的3D DRAM，當中就包括Dynamic Flash Memory、VLT技術、Z-RAM和基于IGZO-FET等技術的方案。但從目前的消息看來，三大存儲巨頭（三星、SK海力士和美光）并沒有披露更多的細節。
但毫無疑問，這都是他們前進的方向。
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3D DRAM或在未來3年成為主要方向
自2010年至今，3D DRAM的可能性一直在探索階段，目前已有一些3D DRAM技術出現在市場上或實驗室中，如HBM、HMC、基于IGZO的CAA晶體管3D DRAM等。三星、SK海力士對3D DRAM加速商業化有助于推進該技術的發展。
HBM（High Bandwidth Memory，高帶寬存儲器）技術可以說是DRAM從傳統2D向立體3D發展的主要代表產品，開啟了DRAM 3D化道路。它主要是通過硅通孔（Through Silicon Via, 簡稱“TSV”）技術進行芯片堆疊，以增加吞吐量并克服單一封裝內帶寬的限制，將數個DRAM裸片垂直堆疊，裸片之間用TVS技術連接。HBM的優點是帶寬高、功耗低、封裝體積小，適合用于高性能計算、圖形處理等領域。HBM的缺點是成本高、制造復雜、熱管理困難等。
HMC（混合存儲立方體）是一種將多層DRAM芯片堆疊在一起，并通過TSV和微銅柱連接到一個邏輯層上的技術。HMC的優點是帶寬高、功耗低、可擴展性強，適合用于服務器、網絡等領域。HMC的缺點是成本高、兼容性差、供應鏈不穩定等。這項技術的發展是以混合內存立方體聯盟(Hybrid Memory Cube Consortium；HMCC)為主導，成員包括主要的內存制造商，如美光(Micron)、海力士(SK Hynix)和三星(Samsung)，以及像是Altera、Arm、IBM、微軟(Microsoft)、Open-Silicon和賽靈思(Xilinx)等開發商。
而讓HMC和HBM高階內存得以實現的關鍵在于采用了TSV，但這一技術也使得制造成本大幅增加。
基于IGZO的CAA晶體管3D DRAM是一種利用IGZO（氧化物半導體）材料制作CAA（電容器輔助接入）晶體管，并將其與DRAM芯片堆疊在一起的技術。基于IGZO的CAA晶體管3D DRAM的優點是可以實現無電容結構，從而提高存儲密度和信噪比，降低漏電和刷新頻率，適合用于移動設備等領域。基于IGZO的CAA晶體管3D DRAM的缺點是目前還處于實驗階段，尚未量產或商用。
根據半導體技術分析公司TechInsights的數據，在內存半導體市場排名第三的美光公司正在積極準備藍海市場，在2022年8月前獲得30多項3D DRAM的專利技術。與三星電子持有的不到15項DRAM專利和SK海力士持有的約10項專利相比，美光獲得的3D DRAM相關專利是這兩家韓國芯片制造商的兩到三倍。
美光公司從2019年開始進行3D DRAM研究，三星電子在2021年通過在其DS部門內建立一個下一代工藝開發團隊開始研究。
在今年，三星電子和SK海力士將大規模生產生產線寬為12納米的尖端DRAM。
可見，隨著現在DRAM的小型化已經越來越困難，線寬的縮小只能按一納米的情況發展，新結構的DRAM商業化發展將成為必然，從現在起到未來的三到四年內，這將成為制造商們發展的主要方向，而不是一種選擇。
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巨頭們低調發力
在2021年接受semiengineering采訪的時候，三大存儲巨頭都沒有回應關于他們3D DRAM方案的事情。但是Yole在2022年年初曾經報道，三星電子準備開發世界上第一個 3D DRAM，并正在加速 3D DRAM 的研發。
按照Yole的介紹，三星電子已經開始開發一種用于堆疊cell的技術，一種與高帶寬存儲器 (HBM) 大不相同的堆疊概念。此外，三星電子也在考慮增加DRAM晶體管的柵極（current gate）和溝道（current path）之間的接觸面。這意味著三側接觸FinFet技術和四側接觸環柵（GAA）技術可以用于DRAM生產。當柵極和溝道之間的接觸面增加時，晶體管可以更精確地控制電流。
在2022年9月接受日本eetimes采訪的時候，美光公司也確認正在探索3D DARM的方案。
美光表示，3D DRAM 正在被討論作為繼續擴展 DRAM 的下一步。為了實現 3D DRAM，整個行業都在積極研究，從制造設備的開發、先進的 ALD（原子層沉積）、選擇性氣相沉積、選擇性蝕刻，再到架構的討論。
美光同時強調，3D DRAM目前碰到的主要問題仍然存在于成本和技術方面。技術挑戰存在于廣泛的領域，包括設備和結構、制造工藝、制造設備、材料和架構。“為了從平面DRAM轉向3D DRAM，需要所有領域的創新。此外，這種轉變需要在成本曲線和性能與 DRAM 縮放路線圖相交的地方實現。”美光方面強調。
為此美光坦言，該行業繼續擴展平面并尋找推進 DRAM 路線圖的方法。此外，新的內存架構的開發也在進行中，因此DRAM在系統中的角色正在發生變化，或許有可能在更長時間內維持平面型。“在這一點上，內存制造商正在投資（平面和 3D）以預期拐點以保持 DRAM 的持續擴展，雖然DRAM的每個節點擴展變得越來越困難，但至少在接下來的幾年里，傳統的擴展將繼續下去。”美光方面接著說。
Yole則表示，美光提交了與三星電子不同的 3D DRAM 專利申請。美光的方法是在不放置cell的情況下改變晶體管和電容器的形狀。
至于SK海力士的3D DRAM方案，網上并沒有看到太多介紹。不過Yole強調，SK海力士正在大力投入其中。除此以外，Applied Materials 和 Lam Research 等全球半導體設備制造商也開始開發與 3D DRAM 相關的解決方案。
具體到三大存儲巨頭在3D DRAM的表示，據businesskorea引述TechInsights 的數據顯示，美光自2019年就已經開始了3D DRAM的研究，獲得的專利數量是這兩家韓國芯片制造商的兩到三倍。
TechInsights進一步指出，在內存半導體市場排名第三的美光正積極準備藍海市場，截止2022 年 8 月將獲得 30 多項 3D DRAM 專利技術。相比之下，三星的3D DRAM專利不到 15 項 ，而SK 海力士持有的大約 10 項專利。
此外，國內多家研究機構甚至企業都在投入到3D DRAM的研發當中。中科院微電子所就曾經撰文表示，針對平面結構IGZO-DRAM的密度問題，微電子所微電子重點實驗室劉明院士團隊在垂直環形溝道結構（Channel-All-Around, CAA）IGZO FET的基礎上，研究了第二層器件堆疊前層間介質層工藝的影響，驗證了CAA IGZO FET在2T0C DARM應用中的可靠性。
寫在最后
如前面美光所說，3D DRAM的未來還有很多的不確定性，Yole甚至認為這個技術要到2029或2030年才能到來。
另一個分析機構Techinsights則表示，如果現在的DRAM廠商還保持1T+1C結構的6F2 DRAMcell設計，到2027年或2028年亮相的10nm D/R將是最后一代的DRAM新技術。屆時的DRAM單元縮放將面臨諸如3D DRAM、row hammer scaling (circuit)、低功耗設計等挑戰 、刷新時間縮放（ refresh time scaling）和管理、低延遲、新work-function材料、HKMG 晶體管和片上 ECC等工藝技術的挑戰。
imec則指出，包括電阻式 RAM、磁存儲器（類似 MRAM）、相變存儲器 (PCM) 和鐵電存儲器在內的新興存儲器已被研究用于替代經典存儲器和存儲解決方案（靜態 RAM (SRAM)、DRAM 和 NAND-Flash），或填補傳統計算機層次結構中快速且昂貴的 DRAM 與緩慢且廉價的 NAND 之間的空白（所謂的存儲類內存）。
“然而，大多數新興存儲器都難以在市場上得到采用。這導致內存公司重新關注擴展動態內存的 DRAM 和存儲的 NAND 閃存——以滿足傳統的密度需求。”imec說。
也就是說，對于DRAM廠商來說，探索如何提升密度，會是他們很長一段時間需要努力的方向。
